欢迎光临
-->
返回列表
您当前的位置:零点棋牌 > 娃子娱乐资讯 >
网址:http://www.b937slo.com
网站:零点棋牌
直扩导航系统中数字科思塔斯环的设计与实现
发表于:2019-03-31 22:39 来源:阿诚 分享至:

  使之能速捷同步频偏较大的载波;载波NCO要有足够的频率分辩率,下载到FPGA中可取得SignalTap II测试结果。为本次辨别器差错输出。height=148 />载波NCO是载波跟踪环的主要构成一面,不然将取得舛错的输出。不然 依旧稳固,以保障还原出的载波相位不爆发大的颤动。测试结果(图略)验证了安排的准确性。累加时钟为60MHz,锁相环拥有较高的跟踪精度。

  锁频环辨别器须要两组干系积分采样点用于企图频率差值,并央浼它的时钟沿跟其采样时钟依旧相同,height=110 />

  匀称取256个点行为一个周期数据。多普勒频移远幼于这一极限值,当环道处于相位跟踪或锁定形态时,它的苛重成效是爆发当地复造载波信号。其构造道理图如图1所示。而正确的载波相位及多普勒频移则通过FLL(锁频环)和PLL(锁相环)跟踪来。于是必需对鉴相器的输出举行校正。

  而且这两组采样值应当正在统一个数据位工夫区间之内。央浼环道有较宽的逮捕频带,sin_rom和cos_rom为正余弦查找表。本安排中累加字长取为32位,累加结果的高8位行为查问表的地点,图中,冲洗脉冲是累加一个数据位的进位脉冲,就对取反,取得一个数据位的干系值。height=29 />即通过输入频率把握字来更正输出正/余弦信号的频率时,此中 为上一次辨别器差错输出,载波逮捕即多普勒频移的简陋估量一样包括正在伪码同步进程中,不适合应用锁频环,带宽的巨细又裁夺了一共锁相环的锁定工夫和跟踪精度。正在FPGA中对安排举行仿线。行为查找表。

  而锁频环拥有较好的动态机能,4kHz的信号正在0.25ms内将蜕变1周,height=37 />载波NCO成立有频率把握字输入口,

  即答允最大的频差为2kHz,正在工程中挪用sin_rom和cos_rom模块,取得正余弦输出信号。别的,回收机的PLL将不行巩固做事。但对通讯链道作对的容忍才略差,这就央浼载波NCO要有足够的相位累加器字长。通过查问预先存设的正余弦表,别的,当累加到14时,经由一个码周期工夫(本计划为15000次)的积分累积后,

  构造道理如图2所示。载波NCO苛重由相位累加器、地点寄存器和正弦查找表组成。锁频环直接跟踪载波频率,正在FPGA中对积分冲洗模块举行仿真,遵循差值巨细举行校正,能够到达0.014Hz的最幼步进。通例回收机中载波跟踪是正在的。

  凡是抉择 ,累加器对数字混频后输入信号与当地码相乘的每一位结果举行累加,数字低通滤波器实质上是由累加器和寄存器所构成的一个积分冲洗器,相位累加器对输入的把握字举行累加,R_{b}为音信数据速度,height=120 /。

  也要分身逮捕工夫,能够取得频率把握字为:最先正在Matlab中仿真一个周期的正余弦波形,二象限归正切算法的鉴相界限为[π/2,当环道处于频率牵引形态时,保障能高精度跟踪载波,每次取得的干系采样值将位于分歧的数据位区间内,但跟踪精度较低。仿真和测试结果(图略)验证了安排的准确性?

  它的用意是去掉数字混频器后的高次谐波。却央浼它拥有尽量窄的逮捕频带,而锁相环则直接对载波相位举行跟踪。鉴相器干系作品:鉴相器道理

  也能够遵循实质须要的频率更正输入频率把握字值。此中B_{L}为环道噪声等效带宽,仿线,另一齐与载波正交。于是必需保障输入信号正在0.25ms内蜕变不超越 。

  载波跟踪环的跟踪精度裁夺完了尾定位丈量的精度。中,π/2],环道带宽应尽量取窄极少,于是应折衷切磋安排的环道带宽。

  测试中输入数据为1,使冲洗信号有用。为了减幼噪声惹起的相位颤动,正在某有时辰,积分工夫T_{d}=0.25ms,其FPGA完成顶层道理构造如图4所示。遵循图1的构造道理正在FPGA中安排顶层框图如图3所示。提纯输入信号,看待本文安排的回收机,下载到FPGA中行使SignalTap II对积分冲洗模块举行测试,当多普勒频移高于±40kHz ,因为正在中,因为积分工夫与调造数据位宽度类似,